3D DRAM の提案が高密度化への道を開く

Aug 24, 2023

メモリ用チップスタッキング

スケーリングがうまく機能しないテクノロジー製品が 1 つあるとすれば、それは DRAM です。 これには多くの理由がありますが、最も重要なのは、DRAM セルの実際の設計と、それが製造にどのように関係するかです。 しかし、Lam Research によると、これらのスケーリングの困難の最終結果は、DRAM 分野の研究者が、早ければ 5 年後には DRAM の密度スケーリングを向上させる方法がなくなる可能性があることを意味します。半導体回路設計の専門家は、将来の DRAM 製品がどのように進化するかについての提案を発表しました。 そして、その未来は 3D になる可能性が非常に高いため、メモリ キューブは可能性の領域からそれほど遠く離れていないようです。 同社によれば、製造可能な 3D DRAM デバイスを設計できるようになるまでに約 5 ～ 8 年かかり、2D DRAM のスケーリングが終了してから 3D DRAM のスケーリングが加速するまでには 3 年のギャップが生じる可能性があります。 Lam Research は、独自の SEMulator3D ソフトウェアを使用して、可能な 3D DRAM 設計を繰り返し検討しました。 彼らの焦点は、スケーリングと層の積層の課題、コンデンサとトランジスタの縮小、セル間の接続、およびビアアレイ（他の 3D 半導体設計ですでに見られた TSMC の TSV [スルーシリコンビア] など）の解決にありました。 最後に、同社は提案された設計の製造を可能にするプロセス要件を定めました。

DRAM セルの設計方法により、2D DRAM コンポーネントを単純に横に並べて積み重ねることはできません。 これは、DRAM セルのアスペクト比が高い (厚さよりも高さが高い) ために発生します。 それらを横に置くには、現在の能力を超える横方向のエッチング (および充填) 機能が必要になります。しかし、アーキテクチャ自体を理解していれば、設計上の制約を回避しながら変更し、適応させることができます。 ただし、これは言うは易く行うは難しであり、3D DRAM がまだ存在しないのには理由があります。現在の DRAM 回路設計には基本的に 3 つのコンポーネントが必要です。 トランジスタはビット線の電流出力を受け取り、電流が回路に流れ込む（そして満たされる）かどうかを制御するゲートとして機能します。 ビットラインとトランジスタを流れる電流は、最終的にビット (0 または 1) の形で保存されます。Lam Research は、実用的なアーキテクチャに到達するために、いくつかのチップ設計の「トリック」を使用しました。 1 つは、ビット線をトランジスタの反対側に移動したことです。 ビットラインがコンデンサに囲まれなくなるため、より多くのトランジスタをビットライン自体に接続できるようになり、チップ密度が向上します。

面積密度の向上を最大化するために、Lam Research はいくつかの最先端のトランジスタ製造技術も適用しました。 これらには、Intel が次世代のゲート テクノロジを模索していると思われる Gate-All-Around (GAA) フォークシート設計が含まれます。 ラム研究によって提案された再設計された DRAM アーキテクチャは、NAND の場合と似たプロセスで、新しい DRAM セル設計の層を重ねて積層することができます。しかし、NAND のスケーリングは現在 232 層程度ですが、 Lam Research は、自社のような第 1 世代の 3D DRAM 設計では、最大 28 の積層層しか利用しないと推定しています。 Lam Research は、アーキテクチャの改善と追加の階層化により、DRAM 密度の 2 ノードの飛躍的な向上が達成できると推定しています。DRAM 超高層ビルに追加の層を追加することで、さらなる改善が可能です。 他の製造技術で見てきたように、その後、ビア アレイ (TSMC の TSV を支える技術) を使用して、個々の層を相互接続します。ただし、Lam Research が提案した設計には差し迫った問題があります。それは、現在の製造技術が存在しないことです。必要な機能を確実に製造できるツール。 同社は、DRAM 設計自体が今日の最先端にあることをすぐに指摘します。 ツールとプロセスの改善と再設計は共通の要件です。 そして同社が言うように、DRAM のスケーリングの壁にぶつかるまでにはまだ時間があります。 必要なツールと専門知識がその期間内に到着することを願っています。